DDR3 SDRAM हाई-स्पीड ऑपरेशन प्राप्त करने के लिए एक डबल डेटा रेट आर्किटेक्चर का उपयोग करता है।डबल डेटा रेट आर्किटेक्चर एक है
8n-प्रीफेच आर्किटेक्चर एक इंटरफ़ेस के साथ I/O पिन पर दो डेटा शब्द प्रति घड़ी चक्र स्थानांतरित करने के लिए डिज़ाइन किया गया है।
DDR3 SDRAM के लिए एकल पढ़ने या लिखने के ऑपरेशन में प्रभावी रूप से एक 8n-बिट-चौड़ा, चार-घड़ी चक्र डेटा स्थानांतरण होता है
आंतरिक डीआरएएम कोर और आठ संबंधित एन-बिट-वाइड, एक आधा-घड़ी-चक्र डेटा I/O पिन पर स्थानांतरित होता है।
DDR3 SDRAM इनपुट पर डेटा कैप्चर में उपयोग के लिए डिफरेंशियल डेटा स्ट्रोब (DQS, DQS#) डेटा के साथ-साथ बाहरी रूप से प्रसारित होता है
रिसीवर।DQS WRITE के डेटा के साथ केंद्र-संरेखित है।
एक संदेश छोड़ें
आपका संदेश 20-3,000 अक्षरों के बीच होना चाहिए!
कृपया अपनी ईमेल देखें!
प्रस्तुत
अधिक जानकारी बेहतर संचार की सुविधा देती है।
श्री।
- श्री।
- श्रीमती।
ठीक
सफलतापूर्वक जमा!
ठीक
एक संदेश छोड़ें
आपका संदेश 20-3,000 अक्षरों के बीच होना चाहिए!
कृपया अपनी ईमेल देखें!
प्रस्तुत
